gopal441
2016-06-03, 02:19 PM
KPIs
********
SDCCH Completion Rate (NBH)
100-(RF_LOSSES_SD)*100/ (ALLOC_SDCCH-CHAN_REQ_MS_FAIL_SDCCH_ROLL)
TCH Completion Rate (NBH)
100-((RF_LOSSES_TCH_ROLL /MA_COMPLETE_TO_MSC)*100)
Handover Success Rate (NBH)
(O_INTER_BSS_HO_SUC+O_INTRA_BSS_HO_SUC+INTRA_CELL_HO_SUC)/ (O_INTER_BSS_HO_ATM+O_INTRA_BSS_HO_ATM+INTRA_CEL_HO_ATM_F_F+INTRA_CEL_HO_ATM_H_H+INTRA_CEL_HO_ATM_H_F+INTRA_CEL_HO_ATM_F_H)*100
SDCCH Assignment Success (NBH)
100- ((ALLOC_SDCCH_FAIL/ALLOC_SDCCH_FAIL+ALLOC_SDCCH)*100)
TCH Assignment Success (NBH)
(MA_COMPLETE_TO_MSC) / (MA_REQ_FROM_MSC)*100
TCH Congestion (NBH)
ALOC_TCH_FAIL/(ALLOC_TCH+ ALLOC_TCH_FAIL)*100
RX Quality DL (0-5) (NBH)
=100*((SUM(ber_bin0_ts0 + ber_bin0_ts1 + ber_bin0_ts2 + ber_bin0_ts3 + ber_bin0_ts4 + ber_bin0_ts5 + ber_bin0_ts6 + ber_bin0_ts7 + ber_bin1_ts0 + ber_bin1_ts1 + ber_bin1_ts2 + ber_bin1_ts3 + ber_bin1_ts4 + ber_bin1_ts5 + ber_bin1_ts6 + ber_bin1_ts7 + ber_bin2_ts0 + ber_bin2_ts1 + ber_bin2_ts2 + ber_bin2_ts3 + ber_bin2_ts4 + ber_bin2_ts5 + ber_bin2_ts6 + ber_bin2_ts7 + ber_bin3_ts0 + ber_bin3_ts1 + ber_bin3_ts2 + ber_bin3_ts3 + ber_bin3_ts4 + ber_bin3_ts5 + ber_bin3_ts6 + ber_bin3_ts7 + ber_bin4_ts0 + ber_bin4_ts1 + ber_bin4_ts2 + ber_bin4_ts3 + ber_bin4_ts4 + ber_bin4_ts5 + ber_bin4_ts6 + ber_bin4_ts7 + ber_bin5_ts0 + ber_bin5_ts1 + ber_bin5_ts2 + ber_bin5_ts3 + ber_bin5_ts4 + ber_bin5_ts5 + ber_bin5_ts6 + ber_bin5_ts7))/(SUM(ber_bin0_ts0 + ber_bin0_ts1 + ber_bin0_ts2 + ber_bin0_ts3 + ber_bin0_ts4 + ber_bin0_ts5 + ber_bin0_ts6 + ber_bin0_ts7 + ber_bin1_ts0 + ber_bin1_ts1 + ber_bin1_ts2 + ber_bin1_ts3 + ber_bin1_ts4 + ber_bin1_ts5 + ber_bin1_ts6 + ber_bin1_ts7 + ber_bin2_ts0 + ber_bin2_ts1 + ber_bin2_ts2 + ber_bin2_ts3 + ber_bin2_ts4 + ber_bin2_ts5 + ber_bin2_ts6 + ber_bin2_ts7 + ber_bin3_ts0 + ber_bin3_ts1 + ber_bin3_ts2 + ber_bin3_ts3 + ber_bin3_ts4 + ber_bin3_ts5 + ber_bin3_ts6 + ber_bin3_ts7 + ber_bin4_ts0 + ber_bin4_ts1 + ber_bin4_ts2 + ber_bin4_ts3 + ber_bin4_ts4 + ber_bin4_ts5 + ber_bin4_ts6 + ber_bin4_ts7 + ber_bin5_ts0 + ber_bin5_ts1 + ber_bin5_ts2 + ber_bin5_ts3 + ber_bin5_ts4 + ber_bin5_ts5 + ber_bin5_ts6 + ber_bin5_ts7 + ber_bin6_ts0 + ber_bin6_ts1 + ber_bin6_ts2 + ber_bin6_ts3 + ber_bin6_ts4 + ber_bin6_ts5 + ber_bin6_ts6 + ber_bin6_ts7 + ber_bin7_ts0 + ber_bin7_ts1 + ber_bin7_ts2 + ber_bin7_ts3 + ber_bin7_ts4 + ber_bin7_ts5 + ber_bin7_ts6 + ber_bin7_ts7)))
SDCCH Completion Rate (BBH) >=98%
100-(RF_LOSSES_SD)*100/ (ALLOC_SDCCH-CHAN_REQ_MS_FAIL_SDCCH_ROLL)
TCH Completion Rate (BBH) >=98%
100-((RF_LOSSES_TCH_ROLL /MA_COMPLETE_TO_MSC)*100)
Handover Success Rate (BBH) >=95%
(O_INTER_BSS_HO_SUC+O_INTRA_BSS_HO_SUC+INTRA_CELL_HO_SUC)/ (O_INTER_BSS_HO_ATM+O_INTRA_BSS_HO_ATM+INTRA_CEL_HO_ATM_F_F+INTRA_CEL_HO_ATM_H_H+INTRA_CEL_HO_ATM_H_F+INTRA_CEL_HO_ATM_F_H)*100
SDCCH Assignment Success (BBH) >=99%
100- ((ALLOC_SDCCH_FAIL/ALLOC_SDCCH_FAIL+ALLOC_SDCCH)*100)
TCH Assignment Success (BBH) >=97%
(MA_COMPLETE_TO_MSC) / (MA_REQ_FROM_MSC)*100
TCH Congestion (BBH) <2%
ALOC_TCH_FAIL/(ALLOC_TCH+ ALLOC_TCH_FAIL)*100
RX Quality DL (0-5) (BBH) >=96%
=100*((SUM(ber_bin0_ts0 + ber_bin0_ts1 + ber_bin0_ts2 + ber_bin0_ts3 + ber_bin0_ts4 + ber_bin0_ts5 + ber_bin0_ts6 + ber_bin0_ts7 + ber_bin1_ts0 + ber_bin1_ts1 + ber_bin1_ts2 + ber_bin1_ts3 + ber_bin1_ts4 + ber_bin1_ts5 + ber_bin1_ts6 + ber_bin1_ts7 + ber_bin2_ts0 + ber_bin2_ts1 + ber_bin2_ts2 + ber_bin2_ts3 + ber_bin2_ts4 + ber_bin2_ts5 + ber_bin2_ts6 + ber_bin2_ts7 + ber_bin3_ts0 + ber_bin3_ts1 + ber_bin3_ts2 + ber_bin3_ts3 + ber_bin3_ts4 + ber_bin3_ts5 + ber_bin3_ts6 + ber_bin3_ts7 + ber_bin4_ts0 + ber_bin4_ts1 + ber_bin4_ts2 + ber_bin4_ts3 + ber_bin4_ts4 + ber_bin4_ts5 + ber_bin4_ts6 + ber_bin4_ts7 + ber_bin5_ts0 + ber_bin5_ts1 + ber_bin5_ts2 + ber_bin5_ts3 + ber_bin5_ts4 + ber_bin5_ts5 + ber_bin5_ts6 + ber_bin5_ts7))/(SUM(ber_bin0_ts0 + ber_bin0_ts1 + ber_bin0_ts2 + ber_bin0_ts3 + ber_bin0_ts4 + ber_bin0_ts5 + ber_bin0_ts6 + ber_bin0_ts7 + ber_bin1_ts0 + ber_bin1_ts1 + ber_bin1_ts2 + ber_bin1_ts3 + ber_bin1_ts4 + ber_bin1_ts5 + ber_bin1_ts6 + ber_bin1_ts7 + ber_bin2_ts0 + ber_bin2_ts1 + ber_bin2_ts2 + ber_bin2_ts3 + ber_bin2_ts4 + ber_bin2_ts5 + ber_bin2_ts6 + ber_bin2_ts7 + ber_bin3_ts0 + ber_bin3_ts1 + ber_bin3_ts2 + ber_bin3_ts3 + ber_bin3_ts4 + ber_bin3_ts5 + ber_bin3_ts6 + ber_bin3_ts7 + ber_bin4_ts0 + ber_bin4_ts1 + ber_bin4_ts2 + ber_bin4_ts3 + ber_bin4_ts4 + ber_bin4_ts5 + ber_bin4_ts6 + ber_bin4_ts7 + ber_bin5_ts0 + ber_bin5_ts1 + ber_bin5_ts2 + ber_bin5_ts3 + ber_bin5_ts4 + ber_bin5_ts5 + ber_bin5_ts6 + ber_bin5_ts7 + ber_bin6_ts0 + ber_bin6_ts1 + ber_bin6_ts2 + ber_bin6_ts3 + ber_bin6_ts4 + ber_bin6_ts5 + ber_bin6_ts6 + ber_bin6_ts7 + ber_bin7_ts0 + ber_bin7_ts1 + ber_bin7_ts2 + ber_bin7_ts3 + ber_bin7_ts4 + ber_bin7_ts5 + ber_bin7_ts6 + ber_bin7_ts7)))
********
SDCCH Completion Rate (NBH)
100-(RF_LOSSES_SD)*100/ (ALLOC_SDCCH-CHAN_REQ_MS_FAIL_SDCCH_ROLL)
TCH Completion Rate (NBH)
100-((RF_LOSSES_TCH_ROLL /MA_COMPLETE_TO_MSC)*100)
Handover Success Rate (NBH)
(O_INTER_BSS_HO_SUC+O_INTRA_BSS_HO_SUC+INTRA_CELL_HO_SUC)/ (O_INTER_BSS_HO_ATM+O_INTRA_BSS_HO_ATM+INTRA_CEL_HO_ATM_F_F+INTRA_CEL_HO_ATM_H_H+INTRA_CEL_HO_ATM_H_F+INTRA_CEL_HO_ATM_F_H)*100
SDCCH Assignment Success (NBH)
100- ((ALLOC_SDCCH_FAIL/ALLOC_SDCCH_FAIL+ALLOC_SDCCH)*100)
TCH Assignment Success (NBH)
(MA_COMPLETE_TO_MSC) / (MA_REQ_FROM_MSC)*100
TCH Congestion (NBH)
ALOC_TCH_FAIL/(ALLOC_TCH+ ALLOC_TCH_FAIL)*100
RX Quality DL (0-5) (NBH)
=100*((SUM(ber_bin0_ts0 + ber_bin0_ts1 + ber_bin0_ts2 + ber_bin0_ts3 + ber_bin0_ts4 + ber_bin0_ts5 + ber_bin0_ts6 + ber_bin0_ts7 + ber_bin1_ts0 + ber_bin1_ts1 + ber_bin1_ts2 + ber_bin1_ts3 + ber_bin1_ts4 + ber_bin1_ts5 + ber_bin1_ts6 + ber_bin1_ts7 + ber_bin2_ts0 + ber_bin2_ts1 + ber_bin2_ts2 + ber_bin2_ts3 + ber_bin2_ts4 + ber_bin2_ts5 + ber_bin2_ts6 + ber_bin2_ts7 + ber_bin3_ts0 + ber_bin3_ts1 + ber_bin3_ts2 + ber_bin3_ts3 + ber_bin3_ts4 + ber_bin3_ts5 + ber_bin3_ts6 + ber_bin3_ts7 + ber_bin4_ts0 + ber_bin4_ts1 + ber_bin4_ts2 + ber_bin4_ts3 + ber_bin4_ts4 + ber_bin4_ts5 + ber_bin4_ts6 + ber_bin4_ts7 + ber_bin5_ts0 + ber_bin5_ts1 + ber_bin5_ts2 + ber_bin5_ts3 + ber_bin5_ts4 + ber_bin5_ts5 + ber_bin5_ts6 + ber_bin5_ts7))/(SUM(ber_bin0_ts0 + ber_bin0_ts1 + ber_bin0_ts2 + ber_bin0_ts3 + ber_bin0_ts4 + ber_bin0_ts5 + ber_bin0_ts6 + ber_bin0_ts7 + ber_bin1_ts0 + ber_bin1_ts1 + ber_bin1_ts2 + ber_bin1_ts3 + ber_bin1_ts4 + ber_bin1_ts5 + ber_bin1_ts6 + ber_bin1_ts7 + ber_bin2_ts0 + ber_bin2_ts1 + ber_bin2_ts2 + ber_bin2_ts3 + ber_bin2_ts4 + ber_bin2_ts5 + ber_bin2_ts6 + ber_bin2_ts7 + ber_bin3_ts0 + ber_bin3_ts1 + ber_bin3_ts2 + ber_bin3_ts3 + ber_bin3_ts4 + ber_bin3_ts5 + ber_bin3_ts6 + ber_bin3_ts7 + ber_bin4_ts0 + ber_bin4_ts1 + ber_bin4_ts2 + ber_bin4_ts3 + ber_bin4_ts4 + ber_bin4_ts5 + ber_bin4_ts6 + ber_bin4_ts7 + ber_bin5_ts0 + ber_bin5_ts1 + ber_bin5_ts2 + ber_bin5_ts3 + ber_bin5_ts4 + ber_bin5_ts5 + ber_bin5_ts6 + ber_bin5_ts7 + ber_bin6_ts0 + ber_bin6_ts1 + ber_bin6_ts2 + ber_bin6_ts3 + ber_bin6_ts4 + ber_bin6_ts5 + ber_bin6_ts6 + ber_bin6_ts7 + ber_bin7_ts0 + ber_bin7_ts1 + ber_bin7_ts2 + ber_bin7_ts3 + ber_bin7_ts4 + ber_bin7_ts5 + ber_bin7_ts6 + ber_bin7_ts7)))
SDCCH Completion Rate (BBH) >=98%
100-(RF_LOSSES_SD)*100/ (ALLOC_SDCCH-CHAN_REQ_MS_FAIL_SDCCH_ROLL)
TCH Completion Rate (BBH) >=98%
100-((RF_LOSSES_TCH_ROLL /MA_COMPLETE_TO_MSC)*100)
Handover Success Rate (BBH) >=95%
(O_INTER_BSS_HO_SUC+O_INTRA_BSS_HO_SUC+INTRA_CELL_HO_SUC)/ (O_INTER_BSS_HO_ATM+O_INTRA_BSS_HO_ATM+INTRA_CEL_HO_ATM_F_F+INTRA_CEL_HO_ATM_H_H+INTRA_CEL_HO_ATM_H_F+INTRA_CEL_HO_ATM_F_H)*100
SDCCH Assignment Success (BBH) >=99%
100- ((ALLOC_SDCCH_FAIL/ALLOC_SDCCH_FAIL+ALLOC_SDCCH)*100)
TCH Assignment Success (BBH) >=97%
(MA_COMPLETE_TO_MSC) / (MA_REQ_FROM_MSC)*100
TCH Congestion (BBH) <2%
ALOC_TCH_FAIL/(ALLOC_TCH+ ALLOC_TCH_FAIL)*100
RX Quality DL (0-5) (BBH) >=96%
=100*((SUM(ber_bin0_ts0 + ber_bin0_ts1 + ber_bin0_ts2 + ber_bin0_ts3 + ber_bin0_ts4 + ber_bin0_ts5 + ber_bin0_ts6 + ber_bin0_ts7 + ber_bin1_ts0 + ber_bin1_ts1 + ber_bin1_ts2 + ber_bin1_ts3 + ber_bin1_ts4 + ber_bin1_ts5 + ber_bin1_ts6 + ber_bin1_ts7 + ber_bin2_ts0 + ber_bin2_ts1 + ber_bin2_ts2 + ber_bin2_ts3 + ber_bin2_ts4 + ber_bin2_ts5 + ber_bin2_ts6 + ber_bin2_ts7 + ber_bin3_ts0 + ber_bin3_ts1 + ber_bin3_ts2 + ber_bin3_ts3 + ber_bin3_ts4 + ber_bin3_ts5 + ber_bin3_ts6 + ber_bin3_ts7 + ber_bin4_ts0 + ber_bin4_ts1 + ber_bin4_ts2 + ber_bin4_ts3 + ber_bin4_ts4 + ber_bin4_ts5 + ber_bin4_ts6 + ber_bin4_ts7 + ber_bin5_ts0 + ber_bin5_ts1 + ber_bin5_ts2 + ber_bin5_ts3 + ber_bin5_ts4 + ber_bin5_ts5 + ber_bin5_ts6 + ber_bin5_ts7))/(SUM(ber_bin0_ts0 + ber_bin0_ts1 + ber_bin0_ts2 + ber_bin0_ts3 + ber_bin0_ts4 + ber_bin0_ts5 + ber_bin0_ts6 + ber_bin0_ts7 + ber_bin1_ts0 + ber_bin1_ts1 + ber_bin1_ts2 + ber_bin1_ts3 + ber_bin1_ts4 + ber_bin1_ts5 + ber_bin1_ts6 + ber_bin1_ts7 + ber_bin2_ts0 + ber_bin2_ts1 + ber_bin2_ts2 + ber_bin2_ts3 + ber_bin2_ts4 + ber_bin2_ts5 + ber_bin2_ts6 + ber_bin2_ts7 + ber_bin3_ts0 + ber_bin3_ts1 + ber_bin3_ts2 + ber_bin3_ts3 + ber_bin3_ts4 + ber_bin3_ts5 + ber_bin3_ts6 + ber_bin3_ts7 + ber_bin4_ts0 + ber_bin4_ts1 + ber_bin4_ts2 + ber_bin4_ts3 + ber_bin4_ts4 + ber_bin4_ts5 + ber_bin4_ts6 + ber_bin4_ts7 + ber_bin5_ts0 + ber_bin5_ts1 + ber_bin5_ts2 + ber_bin5_ts3 + ber_bin5_ts4 + ber_bin5_ts5 + ber_bin5_ts6 + ber_bin5_ts7 + ber_bin6_ts0 + ber_bin6_ts1 + ber_bin6_ts2 + ber_bin6_ts3 + ber_bin6_ts4 + ber_bin6_ts5 + ber_bin6_ts6 + ber_bin6_ts7 + ber_bin7_ts0 + ber_bin7_ts1 + ber_bin7_ts2 + ber_bin7_ts3 + ber_bin7_ts4 + ber_bin7_ts5 + ber_bin7_ts6 + ber_bin7_ts7)))